Compreendendo as limitações para aumentar o SFDR em alta

A faixa dinâmica livre de espúrios (SFDR) é uma maneira comum de caracterizar o desempenho de linearidade de um circuito. Esta especificação é particularmente útil ao lidar com sistemas de comunicação. Examinando a funcionalidade geral dos conversores AD (ADCs), este artigo tenta explicar as duas principais fontes de não linearidade, ou seja, o circuito sample and hold (S/H) e a parte do codificador do ADC, que limitam o desempenho do ADC SFDR.

Também aprenderemos sobre uma troca geral entre SFDR e SNR (relação sinal-ruído) em ADCs, bem como estabeleceremos as bases para uma discussão interessante em um artigo futuro sobre a aplicação da técnica de dithering para melhorar o ADC SFDR. Dithering é a técnica de adicionar deliberadamente um componente de ruído apropriado à entrada ADC para melhorar certos aspectos de desempenho do sistema de conversão AD. Parece mágica pensar que adicionar ruído pode melhorar o SFDR.

No entanto, antes de nos aprofundarmos demais, vamos fazer uma rápida revisão do que é SFDR e por que é importante.

Existem várias especificações diferentes que podem ser usadas para caracterizar a linearidade do circuito. Uma especificação popular de uso é a métrica SFDR. Essa métrica é definida como a razão entre a amplitude do sinal desejado e o maior spur na largura de banda de interesse (Figura 1).

Quando se trata de ADCs, o SFDR mostra como o ADC pode processar simultaneamente um pequeno sinal na presença de um grande sinal. Como exemplo, considere um aplicativo receptor. Suponha que a entrada ADC consiste em um bloqueador de +1 dBm e um sinal desejado de -75 dBm. Nesse caso, o grande bloqueador pode criar esporões indesejados na saída do ADC devido à não linearidade do ADC. Essas esporas indesejadas são mostradas por componentes roxos na Figura 2.

Se um spur estiver próximo o suficiente do sinal desejado e for suficientemente grande, ele pode degradar o SNR a um nível inaceitável. As exigências rigorosas dos sistemas de comunicação atuais podem exigir valores SFDR altos na faixa de 95 dB. No entanto, um ADC comum não pode fornecer esse nível de linearidade. Abaixo, a Tabela 1, que compara alguns parâmetros-chave de quatro ADCs de alto desempenho da Analog Devices, deve ajudá-lo a ter uma ideia sobre a faixa SFDR em ADCs de alto desempenho.

Além disso, esta tabela destaca uma compensação entre as métricas SNR e SFDR. Para os três primeiros ADCs nesta tabela, que usam a mesma tecnologia de CI e têm consumo de energia idêntico, existe uma relação inversa entre o SFDR e o SNR. Entraremos na origem dessa compensação um pouco mais adiante neste artigo. Antes disso, vamos responder a uma pergunta importante: quais são as principais limitações para aumentar o SFDR em um ADC de alta velocidade?

Os ADCs são sistemas complexos projetados com base em várias arquiteturas de circuitos diferentes, como flash, SAR, delta-sigma (ΔΣ) e estruturas de pipeline. Dependendo da arquitetura e da implementação particular do circuito, diferentes componentes do circuito podem ser a principal fonte de não linearidade. Embora existam vários projetos, ainda podemos reconhecer duas limitações principais para aumentar o SFDR em um ADC de alta velocidade, ou seja, o circuito S/H e a parte do codificador do ADC. Para entender melhor isso, considere o diagrama de blocos de um SAR ADC representado na Figura 3.

O primeiro passo no algoritmo de digitalização SAR é a fase de amostragem, durante a qual o S/H adquire o valor de entrada. Esta amostra será mantida durante toda a fase de conversão. Durante a fase de conversão, a amostra adquirida é comparada sucessivamente com níveis de limite apropriados para encontrar o equivalente digital da entrada. Para determinar cada bit da saída, é necessário um ciclo de clock. Assumindo que a fase de amostragem também leva um ciclo de clock, precisamos de um ciclo de clock N + 1 para um ADC SAR de N bits. A Figura 4 mostra a saída S/H e as formas de onda de limite para um ADC SAR de 3 bits.

O ponto importante aqui é que, para uma determinada fase de conversão, os componentes do circuito que seguem o S/H estão trabalhando idealmente com um sinal DC, independentemente da frequência de entrada. Portanto, qualquer não linearidade dentro do comparador ou do DAC interno (conversor digital para analógico) de um SAR ADC não vai mudar com a frequência de entrada. Podemos dizer que a não linearidade da parte do codificador do ADC contribui para a não linearidade estática (ou DC) do sistema. A não linearidade estática é caracterizada por erros DNL (não linearidade diferencial) e INL (não linearidade integral) na função de transferência do ADC.